任何電子產品都有其使用期限，以及對可靠性的要求。那麼如何去度量產品的可靠性好不好呢？基本上就會考慮使用環境的條件，如電壓、溫度、濕度或任何環境下不利的因子，代入失效模型後，便可估算出產品的使用年限。

在我們所身處的環境中，靜電是無所不在的殺手，既然靜電無法完全預防，那麼為了能夠在電荷流經積體電路時全身而退，IC 設計上就會在引腳旁設計靜電放電（Electrostatic Discharge，ESD）防護電路保護晶片，就像在大樓頂端設置避雷針的目的一樣，當雷擊中大樓時，能夠有引流的作用，確保大樓內的電器不會受損。此外，由於元件結構的特性，所謂的閂鎖（Latch-up，LU）效應會造成積體電路在操作時有大電流的現象而引起功能上的問題，甚至會使得晶片永久損傷，這同樣也需要在晶片設計上來避免 LU 的問題。

為了驗證 ESD 與 LU 的防護能力，第一道課題就是如何運用專門的測試機台，遵循國際規範定義的條件與步驟，確認積體電路在 ESD 與 LU 的可靠性。若該電路元件無法通過 ESD 與 LU 測試，且已找出驗證不過的原因之後，第二道課題便是如何進行晶片設計上的補強。本文即是針對此兩個課題闡述 ESD 與 LU 在測試前的準備事項、判斷標準、以及元件失效後的問題真因解析流程。

測試前資料準備

在初次進行 ESD 與 LU 測試前，一般會遇到的問題是該如何規劃測試方案與執行，以及如何與測試專案主管溝通。為提升雙方溝通效率，可以依下述幾項主題提供資訊：

一、測試規範

在進行測試前，需先設定遵循的國際標準規範，規範的制定有其立論基礎，因此 ESD/LU 測試通過驗證後，即代表獲得了客戶的信任與使用上的保證。以下是不同測試項目與其對應的國際標準規範。

1. HBM

• MIL-STD：元件類和部分驅動 IC
• AEC-Q100 或 AEC-Q101：車規認證
• JEDEC：其餘皆使用消費型產品規範

2. CDM

• ANSI/ESD SP5.3.2 ：此為 SCDM 測試規範，目前只有少數驅動IC的客戶，且指定才會測試 SCDM。
• AEC-Q100 或 AEC-Q101：車規認證
• JEDEC：舊規範 JESD22-C101F 和新規範 JS-002-2022 ，絕大部分產品是使用消費型產品的 JEDEC ，且建議客戶遵循最新的 JS-002-2022。

3. LU

• JESD78F：消費型產品
• AEC-Q100：車規認證

二、測試條件

1. HBM

建議從 500V 執行，依序 1KV, 2KV, 4KV, 8KV。

2. CDM

JEDEC 的安全標準是 500V，AEC-Q100 另外會多增加 Corner Pins 的標準到 750V（圖一），電壓測試級距則建議依序為 250V、500V、750V 到 1000V。

3. LU

基本上依據規範只需要做到訊號腳位 +100mA  / -100mA，電源腳位做 到 1.5*VDDmax，業界習慣會多往上一個級距測試到 200mA。此外還需提供額定電壓與極限值以為操作條件之設定。

圖一：BGA 封裝腳位的 Corner Pin 示意圖。左圖是有 Coner Pin 設計者，其位置在紅色圈圈處，此腳位的 CDM 測試標準需達750V。而右圖則是無 Coner Pin 設計者。

三、測試顆數

HBM /CDM / LU：依據規範建議每個測試條件數據皆要 3 個樣品。

四、IC Package Outline Drawing（POD）

需提供測試腳位的名稱、腳位類型（Input / Output / IO / Power / GND）與排列位置，以方便評估分析時間與條件設定，也是製作測試治具的依據。

五、HBM 測試組合

在選擇 MIL-STD 規範時，表一第一列的四種測試組合皆可以選擇，在此規範下，各個 Power Domain的 Power/Ground 可併接在一起。在選擇 JEDEC 規範時有 Table 2A or 2B 選擇，相同 Power Domain 的 Power/Ground 彼此可併接，但不同 Power Domain 的 Power/Ground 間是不互接的，在此基礎下，所有的 IO 腳位對不同的 Power Domain 打 ESD，此為 Table 2B，而 IO 腳位僅對自己所屬的 Power/Ground 打 ESD 則為 Table 2A。若要使用最嚴謹的測試條件、不清楚應使用哪種測試組合或車規驗證時，建議使用 Table 2B。至於車規 AEC-Q100 的認證，若是封裝腳位數小於等於 6 個的話，那麼任何 2 根腳位間的排列組合皆需驗證。

表一：第一列為 IO 與 Power/Ground 間的測試組合，第二列與第三列為欲採用的規範。

LU 特殊測試要求

LU 的測試目的是為了觀察是否會有異常的訊號幹擾導致激發出大電流的現象，因此在考慮設定的測試條件與環境下實際會發生的狀況後，一些客戶會選定某些條件進行 LU 測試，如下所述。

一、高溫測試

在高溫下由於漏電升高，易觸發寄生矽控整流器（Silicon Controlled Rectifier，SCR）啟動而產生 LU 效應，故可選擇常溫或高溫（視產品規格的最大操作溫度或者 Tj 溫度而定）兩種測試環境，AEC 規範則是強制高溫測試。

二、Quiescent Current

高性能運算（High Performance Computing，HPC）IC 具有較高的 Quiescent Current，隨著此類 IC 市佔率逐漸提高，LU 測試機台已不能滿足高電流的要求，需另外訂製 High Current LU 治具與外接高功率量測儀器。

三、Pattern

一般 IC LU 測試是靜態測試，即輸入的電壓與電流是定值，但實際 IC 操作是動態的，輸入輸出腳位有高低電壓週期性的變動，因此 LU測試下輸入Pattern是為了模擬在 IC 動態輸入下 LU 真實的作動行為。

測試 Pass/Fail 判斷標準

HBM 與 CDM 依據規範是要測試完整的測試項，包含參數測試（Parametric Testing）和功能性測試（Functional Testing），如此才能逮到因 ESD 損傷而造成的故障現象。在參數測試方面，在自動測試機台（ATE）上即是測 Open/Short（OS）、漏電和 Power 端的靜態電流，但若以 ESD 測試機台來即時比較 ESD 測試前後的差異的話，可以用兩種方式來量測，第一種是在電流等於 1uA 時的電壓，若前後差異小於 30% 的話，便能通過 ESD 測試，如圖二所示；第二種是包絡線（Curve Compare Envelope），以 ESD 測試之前的 IV 曲線為參考，並以測試的最大電壓與電流的正負 10% 為調整值，將此正負值加諸在測試前的 IV Curve 即可得出一個區間範圍，只要測試後的 IV 在此範圍便是通過 ESD 驗證，如圖三所示。

圖二：Zap 前後的 IV 變化，若 1uA 下的電壓變化達 30% 以上，判定此腳位 ESD Fail

圖三：包絡線的示意圖，Zap 後的 IV 曲線若超過綠線框選的範為，判定此腳位 ESD Fail

LU 的 Pass 判斷標準是量測前的電流如果是 INOM，則 1.4xINOM 與 INOM+10mA 取其最大值，小於此值即為驗證通過。

ESD 驗證失敗的解析與解決方案

依 ESD 失效原理與經驗，當靜電放電產生的過電流或過電壓超過元件的忍受能力時，就會產生元件燒毀的現象，元件燒毀的型態依放電路徑決定，如 Junction 漏電、Gate Oxide Breakdown、Drain 與 Source 間的擊穿或兩個不同元件間的擊穿等等，元件燒毀嚴重者會往上向金屬層延伸。由於是元件燒毀，基本上很適合以 Photon Emission Microscopy（PEM，俗稱 EMMI）定位出燒毀位置，而 OBIRCH 由於其檢測阻值變化的能力，若需進一步確認燒毀位置，也是可以考慮的定位工具。

靜電放電燒毀的位置依所發生的電路一般可分為兩類，ESD 電路（IO Cell）與內部電路。IO Cell 燒毀可以理解成 ESD 電路發揮了導流的作用，避免靜電擊傷內部電路，但過電流超過了 ESD 電路的忍受值而有燒毀的現象，這類的燒毀由於對應到參數測試有異常的 Pin 腳，故尋找燒毀位置上相對來說是較簡單的。

依全晶面防護的理論，當靜電放電不循期望導通的 IO Cell，而延著其它最快速最脆弱的路徑時，便有可能擊傷內部電路，此時便一定需要定位工具找出燒毀元件，才能了解放電路徑做進一步的設計防堵。

總結以上簡述，要確認燒毀元件或電路，有下述幾個選擇：

若是已知毀損電路在 IO Cell，為了快速確認，可以執行全層次去除（Total Delayer）後，再以光學顯微鏡（OM）或掃描式電子顯微鏡（SEM）觀察，如圖四所示。

以亮點定位工具，EMMI 或 OBIRCH 找出亮點位置所在的元件，在一些情況下，IC設計研發工程師能依據亮點對應的元件推導出 ESD 失效模型，進而做出設計改良，如圖五所示。

承上，為驗證精確的失效機制，可以逐層將金屬層去除直到最底層的 Contact/Poly/AA 露出，觀察燒毀的現象，甚至有時需以特別的樣品製備方式確認 Gate Oxide Pinhole，特別是 CDM 失效的實驗，如圖六所示。

圖四：ESD 擊傷內部電路的路徑

圖五：典型在 IO Cell 的 ESD 損傷

圖六：以晶背 EMMI 偵測方式發現 ESD 失效的亮點在邏輯電路上

圖七：逐層 Delayer 觀察 ESD 電路燒毀的情形

以上 ESD 失效分析流程中很重要的目的是要確認放電路徑，在此要求下，建議以平面觀察（Plan View）的方式找出損傷的痕跡，如此才能建立靜電放電失效的模型，並提出疏濬或節流的對策，若是疏濬，就是設計其它的導通路徑，比如更多的 Contact 來減少電流密度（Current Density），若是節流，可以設計限流的電阻以避免過多的電流造成燒毀的結果。

LU 驗證失敗的解析與解決方案

LU 的產生是因為外界的幹擾訊號觸發了寄生 SCR 元件，產生了過大的電流造成功能性的問題，因此 LU 解析的第一步就是確認寄生 SCR 元件在哪裡。當 LU 發生時，過大的電流有可能造成晶片嚴重的燒毀，燒毀的位置雖可經由電性定位工具輕易地找出，但要注意的是燒毀的位置是大電流經過的路徑，並不一定是寄生 SCR 元件所在，故碰到燒毀的現象反而不容易找到真因。

SCR 作動時，EMMI 可以偵測元件作動時發出的光，所以若 LU 現象造成的大電流沒有損傷晶片，可以在設定觸發 LU 的條件下執行 EMMI 的定位，便可找出寄生 SCR 元件的位置，進一步，在其相對應的 Layout 位置上確認 p-n-p-n 的結構，將此結構繪出寄生 SCR 結構圖，之後再從 LU 產生的原理去理解是什麼效應觸發了 LU 現象，是某處的片電阻（Sheet Resistance）過高，亦或是某處節點有浮接（Floating）的情形等等，推理出失效模型後，LU 的問題即可迎刃而解，其道理可參考圖八。

圖八：CMOS 結構上需找出 p-n-p-n 的連續性結構，並對應到 SCR 電路

在產品的研發階段，ESD 與 LU 測試與分析是不可或缺的一環，依循本文的驗證流程，可以快速的解決認證方面的問題，若有其它特殊狀況，也歡迎聯絡閎康科技的專業團隊進行更深入的解析。

（首圖來源：）