封測龍頭日月光半導體發表推出整合設計生態系統（Integrated Design EcosystemTM，簡稱 IDE），這是一個透過 VIPackTM 平台優化的協作設計工具，以系統性地提升先進封裝架構。

日月光半導體表示，這種最新的設計可以從單片SoC 到內存的多晶片拆分的 IP 區塊無縫轉換，包括小晶片和整合記憶體的 2.5D 和先進扇出型封裝的結構。日月光整合設計生態系統實現了提升設計效率最高可縮短 50%，並為設計質量和用戶體驗重新定義新標準。將此創新的封裝設計工具能力整合到的工作流程中，大大縮短週期時間，同時降低客戶的成本。

此外，強化整合設計生態系統的特色是跨平台互動，包括圖面設計和驗證，先進多重佈線層（RDL）和矽高密度中介層 (Si Interposer) 自動繞線，運用嵌入式設計規則查驗（DRC）和封裝設計套件 (Package Design Kit，簡稱PDK）到設計工作流程中。例如 Fan Out Chip on Substrate – Chip Last（FOCoS-CL） 封裝的設計週期時間縮短約 30~ 45 天，突破設計週期限制，完成重要的裏程碑。

日月光半導體指出，現今的半導體技術路線圖涵蓋著複雜的性能要求，進而驅動先進封裝的發展趨勢，同時也帶來特有的封裝設計挑戰。小晶片 (chiplet) 和異質整合的發展正催生技術界限的拓展，增加對創新設計流程和電路級模擬的需求，以加速完成複雜的設計。日月光推出整合設計生態系統，以應對其 VIPackTM 平台技術的設計挑戰，並縮短客戶上市時間的同時，大幅提高了設計效率和質量。

日月光整合設計生態系統減少整體設計週期時間，採用以下兩種協同的工作流程：

1、跨平台互動 （圖面設計和驗證）

日月光與領先的 EDA 工具供應商合作，解決在不同平台上運作時可能出現的軟體和格式兼容性問題。因此，圖面設計和驗證在設計工作流程中都是不可少的，但卻是耗時的迭代過程。設計的複雜性可能導致在第一次設計版面中出現成千上萬的驗證錯誤。需要花費人力和時間，在整個設計和驗證階段中持續和反覆來解決每個錯誤。日月光已經簡化多個 EDA 供應商之間的兼容性，以簡化圖面設計和驗證過程，縮短 50% 的週期時間。

2、高密度中介層 (先進晶圓多重佈線 RDL 與矽中介層 Si interposer) 自動繞線

在先進晶圓級 RDL/Si 中介層設計圖面階段加入自動繞線和嵌入式設計規則查驗，許多工作可以自動化進行，進而使週期時間縮短 50%。隨著設計過程擴展到矽和基板之外，需要運用新方法來增強設計效能與電性性能，才能在晶圓級 RDL 或 Si 中介層中成功設計信號與電源系統布局。

日月光整合設計生態系統非常適合優化 VIPackTM 結構設計，針對人工智慧和機器學習、高性能運算、5G 通信網路、自動化駕駛和消費性等電子產品的。

日月光研發副總洪志斌表示，日月光的整合設計生態系統的推出，提升封裝設計效率，更證明我們致力於提供客戶所需的性能、成本和上市時間優勢，以保持競爭力。而且，日月光在 2.5D 耕耘近十年，隨著封裝複雜度不斷上升，整合設計生態系統的新設計方法讓日月光在同業中更獨具匠心。日月光整合設計生態系統（IDE）支持 VIPackTM，是一個與產業路線圖維持一致且不斷擴展中的平台。整合設計生態系統的封裝設計套件 (IDE PDK) 在簽訂保密協議 (NDA) 下，已經可以提供相關服務。

(首圖來源：, , via Wikimedia Commons)